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FPGA运算单元技术创新可支持高算力浮点

(文章滥觞:EEWORLD)

跟着机械进修(Machine Learning)领域越来越多地应用现场可编程门阵列(FPGA)来进行推理(inference)加速,而传统FPGA只支持定点运算的瓶颈更加凸显。 Achronix为了办理这一大年夜逆境,立异地设计了机械进修处置惩罚器(MLP)单元,不仅支持浮点的乘加运算,还可以支持对多种定浮点数款式进行拆分。

MLP全称Machine Learning Processing单元,是由一组至多32个乘法器的阵列,以及一个加法树、累加器、还有四舍五入rounding/饱和saturation/归一化normalize功能块。同时还包括2个缓存,分手是一个BRAM72k和LRAM2k,用于自力或结合乘法器应用。MLP支持定点模式和浮点模式,对应下面图1和图2。

斟酌到运算能耗和准确度的协调,今朝机械进修引擎中最常应用的运算款式是FP16和INT8,而Tensor Flow支持的BF16则是经由过程低落精度,来得到更大年夜数值空间。

而且这彷佛也成为未来的一种趋势。今朝已经有不少钻研注解,更小位宽的浮点或整型可以在包管精确率的同时,还可以削减大年夜量的谋略量。是以,为了顺应这一潮流,MLP还支持将大年夜位宽乘法单元拆分成多个小位宽乘法,包括整数和浮点数。

值得留意的是,这里的bfloat16即Brain Float款式,而block float为块浮点算法,即当利用Block Float16及更低位宽块浮点款式时,指数位宽不变,小数位缩减到了16bit以内,是以浮点加法位宽变小,并且不必要应用浮点乘法单元,而是整数乘法和加法树即可,MLP的架构可以使这些款式下的算力倍增。

(责任编辑:fqj)

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